在 PCB 製造的歷史中,線寬公差大多維持在 ±10% 左右——以 100 μm 的線寬來說,可容許的範圍大約落在 90 到 110 μm 之間。這是一段相當寬裕的容許範圍,設備、藥液,當然也包括噴嘴本身的表現,只要有些微落差都還能被吸收,不必特別在意噴嘴這個環節。
AI 相關基板的出現,徹底改變了這個算法。隨著 AI 加速器、GPU 與 HPC 處理器把更多層數與更細的線路塞進基板裡,產業的基準線已經收緊到約 ±6%——同樣是 100 μm 的線寬,容許範圍縮小到 94 到 106 μm。而現在,在打造最先進 AI/HPC 封裝的客戶端,我們看到需求還在持續往下壓,逼近 ±5%——幾乎只剩下傳統 PCB 製程設計時所預留容許範圍的一半。
這並不是產業會逐漸適應的一次性調整。長期追蹤 AI 基板需求的分析師指出,這是一場橫跨數年的結構性轉變——隨著 AI 晶片持續擴大規模,基板層數與封裝面積都在大幅增加,這樣的擴張不只讓材料供應吃緊,也讓整個細線路成形製程的容許空間更加緊繃。[1][2]針對 AI/HPC 基板製造的獨立分析也指出,細線路成形的精度,是這類產品良率的主要瓶頸之一——因為在這樣的尺度下,線路成形上一個小小的缺陷,都會侵蝕掉不成比例的整體良率。[3]
對噴嘴來說,這件事的影響非常具體。容許範圍縮減一半,並不是「噴的時候小心一點」就能解決的問題。這代表過去看不見的細節——噴嘴本身製造公差的些微落差、噴灑角度的小幅偏移、分布型態的輕微不均——都不再是可以忽略的誤差。它們會變成即使製程其他環節都正確,產線依然無法達到 Cpk 標準的真正原因。